-
Notifications
You must be signed in to change notification settings - Fork 0
delay1
| ⎠ïļ Prev | Navegar por los circuitos | Next âĄïļ |
|---|
- Ficha: Principio de Delay
- Descargas
- DescripciÃģn
- SeÃąal digital
- Cronograma
- Conceptos nuevos
- Enlaces
- Autor
- Licencia
En esta ficha se describe un fragmento. Es un caso de uso del Biestable D del sistema que describe su propiedad fundamental: Retrasar una seÃąal 1 ciclo. La seÃąal que se recibe por su entrada de datos sale por la salida un ciclo despuÃĐs. ES exactametne la misma seÃąal, pero desplazada un tic en el tiempo. El Biestable D NO la modifica
Si denotamos por n es el tiempo discreto (ciclos), la seÃąal de salida se calcula como
MatemÃĄticamente las seÃąales digitales son funciones discretas, definidas sÃģlo en instantes de tiempo enteros, que representan los ciclos. A cada ciclo le corresponde un valor binario: 0 Ãģ 1. Las definimos asÃ:
Para valores negativos de los ciclos, estas funciones, por definiciÃģn, valen 0:
AsÃ, por ejemplo, la funciÃģn tic0, el tic inicial, la podemos definir asÃ:
En esta figura vemos la seÃąal tic0 dibujada, junto a su misma seÃąal retrasada 1 ciclo
Para comprobarlo basta con calcular el valor de la seÃąal
$R[0] = tic0[0 - 1] = tic0[-1] = 0$ $R[1] = tic0[1 - 1] = tic0[0] = 1$ - SR[2] = tic0[2 - 1] = tic0[1] = 0$
- ...
Para retrasar una seÃąal digital un ciclo basta con colocar un Biestable D del sistema en serie con la seÃąal. A la salida del biestable obtenemos la seÃąal retrasada
En el cronograma de la ficha se muestra una seÃąal A que es un pulso de anchura 2, que comienza en el ciclo 2. Al retrasarla un ciclo se obtiene otro pulso de la misma anchura, pero que ahora comienza en el ciclo 3
- SeÃąal digital. Si bien este concepto ya se habÃa presentado, se ha aprovechado este circuito para formalizarla
- Principio de Delay: Para retrasar una seÃąal digital un ciclo basta con colocar un Biestable D del sistema en serie con la seÃąal. A la salida del biestable obtenemos la seÃąal retrasada
- ColecciÃģn iceFF: ColecciÃģn para Icestudio. Biestables
- Juan GonzÃĄlez-GÃģmez (Obijuan)
- shift
- shift-reg2
- sreg-02-sys-sr-basicðĄ
- sreg-concat-left
- sreg-concat-right
- concat-sysdff-sreg2
- concat-sreg2-sysdff
- sreg-03-sys-sr-basicðĄ
- concat-sreg2-sreg2
- sreg-04-sys-sr-basicðĄ
- unary-iiðĩ
- unary-iii
- unary-nðī
- unary-ii-timer
- unary-ii-timer-bmax
- unary-iii-timer
- sreg-unary-ii-timer
- sreg-unary-iii-timer
- unary-n-timer
- sreg-unary-n-timer
- unary-ii-waitðĩ
- unary-ii-wait2ðĩ
- unary-ii-wait2-simp
- unary-ii-rst
- unary-iii-rst
- unary-mod3ðĩ
- unary-mod4
- unary-modn
- unary-mod2ðĩ
- unary-prescaler1:2
- unary-prescaler1:2-ini
- unary-prescaler1:3
- unary-prescaler1:4
- unary-prescaler1:n
- heart-prescaler1:2ðĄ
- 1hot-iiðĩ
- 1hot-iii
- 1hot-n
- 1hot-ii-timer
- 1hot-iii-timer
- zero-sreg-1hot-iii-timer
- tic0ðĄ
- tic0-sreg-1hot-iii-timer
- 1hot-n-timer
- 1hot-mod2ð§
ð§ TODO ð§
- ðĄ: Nuevo bloque introducido
- ðĩ: Circuito importante
- ðī: PresentaciÃģn de limitaciones y retos a superar