【物理×投資 HBM編 vol.3】チップに穴を開けて銅を通す──HBMの「三重制約」が生む、模倣不可能な参入障壁
Tech × 物理 × 投資 ── 原理を知る者だけが見える「本当の堀」
📌 シリーズ「HBMの物理と投資」vol.3
このシリーズでは、AI半導体の「見えない独占インフラ」であるHBMを、物理の原理から全8回で解説している。
vol.1では、AIの本当のボトルネックが「帯域幅」であることを示した。
vol.2では、帯域幅を上げたくても「RC遅延」という物理の壁がGDDR方式に限界を突きつけることを解説した。
今回はいよいよHBMの核心技術──TSV（シリコン貫通電極）に踏み込む。「穴を開けて銅を通す」。
シンプルに聞こえるが、そこに立ちはだかる「三重の物理的制約」こそが、HBMの参入障壁の正体だ。
→Vol1/Vol2はこちら
「チップに穴を開けて銅を通す」という発想
HBMの技術的な核心は、TSV（Through-Silicon Via：シリコン貫通電極）という技術だ。
「Via」とは「穴」のこと。「Through-Silicon」は「シリコンを貫通する」。つまりTSVとは、シリコンチップに極めて細い穴を縦に貫通させ、その穴に銅を詰めて電気的な通り道を作る技術だ。
イメージとしては、何階建てものビルの各フロアを、エレベーターで繋ぐようなものだ。
各フロアがDRAM（メモリ）チップ、エレベーターがTSVにあたる。
これによって何が変わるのか。
従来のGDDRでは、GPUとメモリの間の配線は基板上を数センチメートル走っていた。HBMでは、TSVを通じたチップ間の接続距離はわずか数十マイクロメートル（1マイクロメートルは1ミリメートルの1,000分の1）。
配線長が1,000分の1以下になる。
前回説明したRC遅延を思い出してほしい。配線が短くなれば、抵抗（R）も容量（C）も激減する。遅延が激減すれば、高速に通信できる。そして何より、バス幅を8,000ビットまで広げても、消費電力が従来の数分の1で済む。
具体的な数字を出そう。同じ帯域幅を実現しようとした場合、HBMはGDDRの消費電力の5分の1以下で済む。データセンターにとって電力コストは最大の運営費用だから、これは決定的な優位性だ。
まるで、100kmの高速道路を廃止して、ビルの中にエレベーターを設置したようなものだ。移動距離が劇的に短くなるから、速くて省エネ。HBMとはそういう発明なのだ。
TSVの「3つの物理的困難」──なぜ模倣困難なのか
「穴を開けて銅を詰める」と聞くと簡単そうに思えるかもしれない。だが、これが凄まじく難しい。TSVには3つの物理的な制約が同時に立ちはだかる。
① 熱膨張のストレス（応力）
物体は基本的に温度が上がると膨張する。
銅もシリコンもだ。
問題は、シリコンと銅では膨張の度合いが全く違うということだ。
銅はシリコンよりもずっと大きく膨張する(熱膨張係数が高い）。
GPUが動作して温度が上がるたびに、TSVの銅は膨らもうとし、周囲のシリコンを内側から押し広げようとする。この「押す力」と「耐える力」の綱引きが、温度が上がったり下がったりするたびに繰り返される。
繰り返しの力が加わると、シリコンにヒビ（クラック）が入る。
(コンクリートの壁のヒビも、暑い日寒い日の温度変化で繰り返し膨張、収縮を繰り返すための産物だ！)
銅の断面積が大きいほど押し広げる力が強くなるため、
シリコンのヒビの問題を回避するために、TSVの直径は極限まで細く（現在5マイクロメートル前後）するのだ。
さらに保険としてTSVの周囲には「安全地帯（Keep-Out Zone）」を設けて、ヒビが広がっても回路を壊さないようにする。これがチップ設計を複雑にし、使える面積を減らしてしまう。
② 電気抵抗の問題
応力を減らすためにTSVを細くしたい。しかし、穴が細くなれば電気が通りにくくなり、電気抵抗は大きくなる。
抵抗が大きければ、せっかく縦積みのおかげで獲得したRC遅延の改善が食い潰される。
③ 電気的な干渉（容量）の問題
TSVを高密度に並べようとすると、隣り合うTSV同士が電気的に干渉し合う。vol.2で述べた「回転ずし職人の大渋滞」と同じ現象が起きる。
この3つの制約──応力・抵抗・容量──を同時に最適化しなければならない。 応力を減らすために穴を細くすれば、抵抗が増える。密度を上げようと穴同士を近づければ、干渉が増える。1つを改善すると別が悪化する、という三すくみの関係だ。
この三重制約を何千本ものTSVに対して同時に解決しながら、高い良品率で量産する──これがHBM製造の最初の、そして最も高い壁だ。
EUVリソグラフィの世界でも同じ構造がある。Mo/Si多層膜ミラーの反射率は70%だが、ミラーを11枚通過すると光は2%しかウエハーに届かない。この「物理の掛け算」が生む困難こそが参入障壁だ。HBMのTSVもまったく同じ構造で参入障壁を築いている。
積めば積むほど難しくなる──歩留まりの「掛け算」
HBMは現在、最大12枚のDRAMチップを縦に積み上げている（16枚積層も開発段階に入った）。積層枚数が増えれば容量も帯域幅も増える。だが、問題も急激に難しくなる。
なぜか。良品率（歩留まり）が掛け算で下がるからだ。
これは非常にシンプルな確率の話だ。
サイコロを1回振って「1以外」が出る確率は5/6 ≒ 83%だ。では、サイコロを12回連続で振って、すべて「1以外」が出る確率は？
(5/6)¹² ≒ 11.2%
1回あたりの成功率が高くても、何回も繰り返すと全体の成功率はどんどん下がる。
DRAMチップの製造でも同じことが起きる。仮に1枚のチップの良品率が95%だとしよう。
2枚積層: 0.95 × 0.95 = 90.3%
8枚積層: 0.95⁸ ≒ 66.3%
12枚積層: 0.95¹² ≒ 54.0%
12枚重ねると、半分近くが不良品になる計算だ。
（実際には選別や補修技術でカバーするが、原理的な困難が増すことは変わらない。）
さらに厄介なのは、12枚のチップを重ねるとき、すべてのTSVの穴が一直線に揃わなければならないことだ。それもナノメートルの精度で。これは半導体製造の最前線に位置する極難技術だ。
「積めば積むほど良い」は原理的に正しい。しかし「積めば積むほど難しい」も同時に正しい。 この困難さこそが、他社の参入を阻む壁──すなわちMoat──になっている。
vol.3 まとめ
HBMの核心技術TSVは、「チップに穴を開けて銅を通す」というシンプルな発想だが、応力・抵抗・容量という三重の物理的制約が同時に立ちはだかる。そしてチップを12枚積層すると、歩留まりが掛け算で下がるという確率の壁もある。
この「三重制約の同時最適化」と「歩留まりの掛け算」を克服するノウハウ──つまり暗黙知こそが、HBMメーカーのMoatの正体だ。
だが、チップを積み上げただけではまだ使えない。HBMの「タワー」をGPUと繋がなければ、データは流れない。次回vol.4では、この「繋ぐ」技術──CoWoSを解説する。TSMCが握る「見えない独占インフラ」の正体を、物理から明らかにする。
📖 この「三重制約」の構造、どこかで見覚えがないだろうか？
EUVリソグラフィでも、ASMLは「物理法則が作った壁」を登り切った唯一の企業だ。
EUVでは透過できるレンズがこの世に存在しない。反射率70%のミラーを11枚通すと光は2%しか届かない。 光源では毎秒5万発のスズ液滴にレーザーをμm精度で命中させ続ける。
HBMの「三重制約」とEUVの「物理法則の壁」──構造は驚くほど似ている。 ASMLのMoatを物理から解説した有料記事はこちら
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