【物理×投資 HBM編 vol.5】「半導体はいずれ安くなる」が通用しない──量子力学がHBMの価格を守っている
Tech × 物理 × 投資 ── 原理を知る者だけが見える「本当の堀」
📌 シリーズ「HBMの物理と投資」vol.5
このシリーズでは、AI半導体の「見えない独占インフラ」であるHBMを、物理の原理から全8回で解説している。
vol.3では、TSVの「応力・抵抗・容量」三重制約と歩留まりの掛け算がHBMのMoatであることを示した。
vol.4では、TSMCのCoWoSが「見えない独占インフラ」であることを解説した。
今回は投資家にとって最も重要な問いに答える。
「HBMの価格はいつ下がるのか？」──結論から言えば、物理がそれを許さない。
→ vol.1：「NVIDIAを買えばいい」はもう終わった
→ vol.2：RC遅延──なぜデータは速く届かないのか
→ vol.3：HBMの物理──なぜ「縦に積む」しかなかったのか
→ vol.4：CoWoS──TSMCが握る「見えない独占インフラ」
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vol.1👇👇👇
メモリの最小単位──1ビットの物理
ここで少し立ち止まって、メモリ（DRAM）の基本構造を押さえたい。
DRAMの記憶の最小単位は「1ビット」だ。0か1か。この1ビットを記憶するために、2つの部品が使われる。
1ビット ＝ 1つのスイッチ（トランジスタ）＋ 1つの電荷タンク（キャパシタC）
「スイッチ」はデータの読み書きを制御する。「電荷タンク」は電荷（電気）を蓄えることで「1」を表し、蓄えていなければ「0」を表す。コップに水が入っていれば「1」、空なら「0」──そのくらいシンプルだ。
メモリの容量を増やすには、このコップ（キャパシタ）をもっと小さくして、同じ面積により多くのビットを詰め込めばいい。これを微細化という。
ところが、微細化には物理的な壁がある。
「細くて深い穴」の極限──DRAMキャパシタの高アスペクト比構造
微細化で面積が縮小しても、キャパシタは十分な電荷を蓄えなければならない。面積を小さくしつつ容量を確保するために、DRAMメーカーが採った戦略は**「横に広げられないなら、縦に深く掘る」**だ。
直径はわずか数十ナノメートルなのに、深さは数マイクロメートルに達する。
この「細さに対する深さの比率」をアスペクト比と呼ぶ。最新世代のDRAMキャパシタでは、アスペクト比が60:1〜100:1にまで達している。直径1cmの穴に例えれば、深さが60cm〜1mもある「超極細の深井戸」だ。
この高アスペクト比ホールの内壁に、誘電体（電荷を蓄える絶縁膜）と電極を均一に成膜し、数十億個の「深井戸」を1枚のチップに欠陥なく作り込む──これがDRAM製造の凄まじい困難だ。穴が深くなるほど、底部への成膜均一性の確保、エッチング（穴掘り）時の穴の曲がりや倒壊の防止が指数関数的に難しくなる。
そしてHBMでは、この極限構造のDRAMチップを何枚も重ね、vol.3で説明したTSVで貫通接続している。 1枚のDRAMチップの中に数十億個の「深井戸」が掘られ、そのチップを12枚積み上げて数千本のTSVで一気通貫させる──ミクロの世界の超高層建築とでも呼ぶべき構造だ。
DRAMの微細化が難しく、HBMの積層も難しい。この「二重の製造困難」が、HBMの価格を支える構造的な土台になっている。
コップを小さくすると「水」が区別できなくなる
コップが小さくなると、蓄えられる水（電荷）の量も減る。水が少ないと、「このコップに水が入っているのか、入っていないのか」の判別が難しくなる。ほんの少しの揺れ（ノイズ）で、「1」が「0」に見えてしまう。
これが**ビットフリップ（誤読）**と呼ばれる問題だ。
小さなキャパシタでも大きな容量を得るためには、構造上の工夫がされているが、これにも限界がある。
そして、もう一つ量子力学的な壁がある。リーク電流（電荷の漏れ）だ。
キャパシタの壁（絶縁膜）を薄くしすぎると、量子力学的な効果（トンネル効果）によって電荷が壁を「すり抜けて」漏れ出してしまう。壁がどれだけ厚くなっても完全には塞げない──これは量子力学が定める物理法則であり、技術者の努力では突破できない壁だ。
漏れた電荷を補充するために、DRAMは一定時間ごとに「リフレッシュ」（電荷の書き直し）が必要になる。リフレッシュが頻繁になるほど消費電力が増える。
DRAMの微細化は2010年代から大幅に鈍化しており、「量産を増やせば価格は下がる」という単純な半導体の論理がHBMには当てはまりにくいのだ。
HBMの価格を決める「3つの変数」
HBMの原価構造を整理しよう。価格を決めるのは3つの変数だ。
① 歩留まり（良品率）
vol.3で述べた通り、12枚積層では歩留まりが掛け算で下がる。製造が難しいほど不良品が増え、1個あたりのコストが上がる。
② 積層技術のコスト
TSVの穴開け、銅の充填、チップの積み重ね（ダイボンディング）、精密な熱処理──これらは高価な専用装置と、数年単位のプロセス最適化を要する。設備投資が桁違いに大きく、新規参入者が「量を作ってコストを下げる」には時間がかかりすぎる。
③ CoWoSのキャパシティ
HBMがどれだけ作れても、TSMCのCoWoSラインでGPUと一体化できなければ出荷できない。TSMCのCoWoS能力増強のスピードが、HBMの実効的な需要の上限を決めてしまう。
この3つが絡み合っているため、HBMは「量産すれば急激にコスト低下する」コモディティ（汎用品）とは本質的に異なる。実際、2025年にはDRAM価格全体が急騰し、DDR4の固定契約価格は1年で約7倍に跳ね上がった。HBM3Eの価格も上昇修正が続いており、AI需要の拡大に合わせてむしろ上昇傾向を強めている。
これは投資家にとって極めて重要な情報だ。「半導体はいずれコモディティ化して価格が下がる」という通説が、HBMには当てはまらない物理的な理由が存在するのだ。
vol.5 まとめ
HBMの価格が下がりにくい理由は3つの物理的制約にある。DRAMキャパシタの高アスペクト比構造と量子力学的なリーク電流による微細化の鈍化、歩留まりの掛け算、そしてCoWoSキャパシティのボトルネックだ。
「半導体は時間が経てば安くなる」という常識が通用しない──この理解が投資判断を根本から変える。
次回vol.6では、このHBMを量産できる世界でたった3社──SK hynix、サムスン、Micronの競争構造を「三国志」のアナロジーで解説する。覇王、復活の大国、新興の刺客。それぞれの「国力」を、データと物理で読み解く。
📖 「物理の壁が価格を支える」──EUVでも同じ構造がある
EUVの世界でも、反射率70%のミラーを11枚通すと光は2%しか届かない。 この物理的ロスを補うために光源を250W級にしなければならず、
結果としてEUV装置1台の価格は約3,000億円に達している。
「たった1%の反射率改善が年間数十億ドルの経済価値を生む」── この構造がASMLのMoatを支えている。
HBMの「歩留まりの掛け算」とEUVの「反射率の掛け算」。
物理の掛け算がMoatを築く構造は驚くほど似ている。
なぜASMLは"買い"なのか？──EUVの物理学から読み解く、半導体最強のMoat👇👇👇
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── 物理を知る投資家は、強い。──
