芯片开发流程对应的三大EDA厂商工具

Synopsys EDA Tools 安装问题记录 记录安装过程中遇到的问题以及解决方法。 阅读详情

(EDA工具未完待续)

Synopsys:

1、spyglass:CDC相关工具。CDC,跨时钟域设计,是设计工作中很重要的技术点。

2、VCS工具:verilog仿真工具。

3、design complier-NXT:综合工具。综合需要具备的知识:综合概念和流程、库文件类别、时序约束的基本知识,多时钟与复杂设计约束、DC Ultra综合技巧、SPG flow,DC工具进行综合基本操作、编写综合约束文件、综合结果的时序和congestion分析等贯穿综合全流程的实践技能。详情请见:https://mp.weixin.qq.com/s/0vO763XfCSoSqt-gloegpA

4、Prime Time:静态时序分析工具和SI工具。静态时序分析(Static Timing Analysis,STA)是流片成功的关键环节,验证设计在时序上的正确性。STA过程中设计环境和时序约束的设定、时序结果的分析和问题解决都需要设计工程师具有专门的知识和技能。同时,集成电路设计进入了超深亚微米领域,金属层增加、线宽减小,串扰延迟、噪声等信号完整性问题(SI)对工程师的时序分析能力和水平要求越来越高,在一些大的芯片设计企业会设置有专门的信号完整性工程师岗。静态时序分析要具备的知识:时序分析概念和流程、时序约束含多时钟约束、时序报告、PBA等,熟练使用EDA工具Prime Time进行时序分析和sign-off,掌握识别不完整/不正确约束、高效分析与调试的方法和实践技巧。详情请见:

数字IC设计流程相关名词梳理及各流程EDA工具总结 目录 1. 数字IC设计流程相关名词梳理 半定制设计(ASIC): RTL ( Register Transfer Level)设计: 功能验证: 逻辑综合: 形式验证: STA ( Static Timing Analysis,静态时序分析) : 时钟树综合CTS(Clock Tree Synthesis): 布局布线: Extrat RC和STA: 版图物理验证: GDSII文件: 2. IC设计过程中用到的EDA工具总结 1. 数字IC设计流程相关名词梳理 半定制设计 阅读详情

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