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RTL ( Register Transfer Level)设计：
STA ( Static Timing Analysis，静态时序分析) ：
时钟树综合CTS（Clock Tree Synthesis）：
0. 完整的IC设计流程
数字IC设计完整流程
https://blog.csdn.net/weixin_42294124/article/details/123534319?spm=1001.2014.3001.5501
1. 数字IC设计流程相关名词梳理
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半定制设计（ASIC）：
工艺厂商已经把逻辑门设计好了，只需要搭建自己的电路，不用管逻辑门里面的晶体管。
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RTL ( Register Transfer Level)设计：
利用硬件描述语言，如verilog对电路以寄存器之间的传输为基础进行描述；寄存器传输是时序电路，时钟沿到来的时候才变化，寄存器可以统一受时钟控制。
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功能验证：
在功能上确保每一步设计与实现的流程转换时，能够保证它的逻辑不要变形，在ASIC设计与实现各个阶段都对应有不同的验证手段和工作。
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逻辑综合：
将RTL级设计中所得的程序代码翻译成实际电路的各种元器件以及他们之间的连接关系，可以用一张表来表示，称为门级网表( Netlist )，门级网表也是一个标准的Verilog语言，他描述的层次比RTL层级更低。门级网表：标准单元的门+连线。图纸是半定制，不用细节到晶体管，只用到门和连线即可；
所需内容：库文件，RTL代码，时序等约束文件（.sdc），综合的脚本（即命令，可以提前写好)；
生成内容：门级网表（还是代码 .gv gate verilog），SDC。
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