详解FPGA实现8b10b编码原理（含VHDL及verilog源码）

最新推荐文章于 2026-07-28 13:23:48 发布

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本文深入探讨了8b/10b编码技术，解释了为何在光纤通讯和LVDS信号中采用该编码以解决直流平衡问题，介绍了编码的历史、原理、应用范围以及在FPGA中的实现方法。

首发自https://hifpga.com/%E9%97%AE%E9%A2%98/37599

为什么要推出8b/10b编码？

8b/10b最常见的是应用于光纤通讯和LVDS信号的。由于光模块光模块只能发送亮或者不亮，也就是0或者1这两种状态这种单极性码，那么这会存在一个问题，如果传输中出现较长的连0或者连1（例如111111100000000），那么接收端将没有办法正确的采样识别信号，另外还会由于单极性码含有直流分量，这种直流成分会随数据中1和0的随机变化也呈现随机性，这会引起接收端的基线漂移导致接收端误判。LVDS信号一样会存在这个问题，随着线路上的信号频率越来越高，如果线路上的0和1数量不均衡（直流不平衡）那么线路上的基电压会出现偏移，一样会导致解码错误。

总之一句话，8b/10b是为了解决直流平衡而推出的。

什么是直流平衡

下面这段引自知乎

高速串行总线通常会使用AC耦合电容，而通过编码技术使得DC平衡的原理可以从电容“隔直流、通交流”的角度理解。如下图所示，DC平衡时，位流中的1和0交替出现，可认为是交流信号，可以顺利的通过电容；DC不平衡时，位流中出现多个连续的1或者0，可认为该时间段内的信号是直流，通过电容时会因为电压位阶的关系导致传输后的编码错误。高速串行总线采用编码技术的目的是平衡位流中的1和0，从而达到DC平衡。大多数串行电路都是ac coupling，就是会在tx端有串电容。电容是隔直通交的，如果不做dc balance，会把直流信号滤除，信号会畸变。但并不是所有的串行电路标准都是ac coupling，比如HDMI就是dc coupling，也就是说HDMI标准电气编码并不是dc balance的。

直流平衡

8b/10b编码的发展历史及应用范围

8b/10b编码是由IBM的 Al Widmer 与 Peter Franaszek在1983年提出的，【
Widmer, A. X.; Franaszek, P. A., “A DC-Balanced, Partitioned-Block, 8B/ 10B Transmission Code”, IBM Journal of Research. Development, VOL. 27, NO. 5, September 1983.pdf
】。8B/10B编码是加扰二进制码的一种，在此之前这种技术已得到应用，只是没有像8B10B那么普遍。目前采用8b/10b编码的串行高速接口总线有IEEE 1394b、SATA、PCI Express、Infini-band、Fiber Channel、RapidIO、USB3.0、MIPI M-phy 等。

8b10b编码方式详解

8b10b编码的位域映射关系

编码前的原始数据以字节为单位，每字节数据从高到低位用HGFEDCBA表示，首先将8b拆为高3位HGF，低5位EDCBA，然后将HGF从3bit编码成4bit,编码后的4bit用jhgf表示，将EDCBA从5bit编码为6bit, 编码后后的6bit为iedcba, 将编码的4bit和6bit拼在一起即为10bit jhgfiedcba,发送时由于是小端模式，因为表示为abcdeifghj，如图下：

8B/10B编码映射关系图

通常人们会将编码前低位的5bit EDCBA按其十进字数值计为X，高位的3bit HGF按其十进制数值为计Y，把这8bit数据计为D.x.y。在进行传输时我们除了传输数据本身，我们还需要嵌入一些控制信号，控制信号则依上面的规则计为K.x.y(称之为“comma”)。这里会有一个疑问，D.x.y中的x最多到D.31.y，y最多到D.x.7，xy都被数据占完了，还用什么表示控制码的K.x,y，下面一一道来。

3b/4b和5b/6b码表

8bit原始数据有256个码，而编码后的10b数据有1024码，这里面肯定有很多是用不着的，那么具体到一个8bit的数据编码到什么样的10bit数据能够尽可能的做到直流平衡？这个可以自己去推导，也可以直接查表。

5b6b子块编码.png
3b4b编码.png
3b4b编码续

symbol列表示可读命名， EDCBA是原始5b，abcdei是编码后的6b, HGF是原始3b, fghj是编码后4b。这个表中Symbol列以D开头的行是数据的编码，以k开头的是控制符号的编码。看到这里应该就明白了用什么表示k.x.y，因为5b6b码表中除了K28.y外其它几个码值的K和D的x码值是共用的，如D.K/23，这种情况下用以区分数据和控制符的其实是在3b4b码表的D.x.7,D.x.7有两个编码一个是主编码D.x.P7,另一个是D.x.A7。关于控制码也有一个专门的码表，如下：

8b10b comma码表

从控制符码表可以看到k.28.y本身的K.28跟D.28是不同的码值。K27.y, K29.y，K30.y的编码由于y=7存在两种编码，也不冲突。
但上面的码表有个疑问表上的RD表示什么呢？从码表上可以看到在4bit的子分组中，16种编码中只有6 种是完美平衡（0，1个数相等）的，这对于3bit的8种编码值是不够的。同时，在6bit的子分组中也只有20种编码是完美平衡的，对于5bit的32种编码值也是不够的。RD( running disparity)极性偏差就是用来表示0，1的不平衡性的，

编码时，数据不断地进入8b10b编码器生成10b数据，前面所有已编码的10b数据不一致性累积产生的状态就是运行不一致性（Runing Disparity）就是RD。RD仅会出现+1与-1两种状态，分别代表位”1”比位”0”多或位”0”比位”1”多，其初始值是-1。根据Current RD的值来决定5B/4B和 3B/4B编码映射。

这样，经过8B/10B编码以后，连续的“1”和“0”基本上不会超过5bit，只有在使用comma时，才会出现连续的5个0或1。接收端的数据解码示意如下图所示：

8b10b编码优缺点

优点是可以实现DC平衡、控制符嵌入、时钟嵌入、在线错误检测等，缺点是带宽损失较大，只有80%的有效带宽，为了克服这个问题后面又出现了64B66B。我将在之后的文章中来介绍这种编码，这种编码的一个典型应用是万兆网（10GBase-R）。

关于8b10b的更多资料还可以参考下面的文档

8B10B详解&综述.pdf

FPGA实现

FPGA实现主要有两种思路：

通过ROM查表实现，这个受限于ROM的寻址速度。
通过逻辑实现
大体思路如下：

细化一下如下：
FPGA实现8b10编码框图.png

VHDL版本的opencore上有两个，
8b10b_encdec
async_8b10b_encoder_decoder

verilog 版本的如下：

【8b10_encoder.v】

module encode (datain, dispin, dataout, dispout) ;
  input [8:0]   datain ;
  input     dispin ;  // 0 = neg disp; 1 = pos disp
  output [9:0]    dataout ;
  output    dispout ;


  wire ai = datain[0] ;
  wire bi = datain[1] ;
  wire ci = datain[2] ;
  wire di = datain[3] ;
  wire ei = datain[4] ;
  wire fi = datain[5] ;
  wire gi = datain[6] ;
  wire hi = datain[7] ;
  wire ki = datain[8] ;

  wire aeqb = (ai & bi) | (!ai & !bi) ;
  wire ceqd = (ci & di) | (!ci & !di) ;
  wire l22 = (ai & bi & !ci & !di) |
         (ci & di & !ai & !bi) |
         ( !aeqb & !ceqd) ;
  wire l40 = ai & bi & ci & di ;
  wire l04 = !ai & !bi & !ci & !di ;
  wire l13 = ( !aeqb & !ci & !di) |
         ( !ceqd & !ai & !bi) ;
  wire l31 = ( !aeqb & ci & di) |
         ( !ceqd & ai & bi) ;

  // The 5B/6B encoding

  wire ao = ai ;
  wire bo = (bi & !l40) | l04 ;
  wire co = l04 | ci | (ei & di & !ci & !bi & !ai) ;
  wire do = di & ! (ai & bi & ci) ;
  wire eo = (ei | l13) & ! (ei & di & !ci & !bi & !ai) ;
  wire io = (l22 & !ei) |
        (ei & !di & !ci & !(ai&bi)) |  // D16, D17, D18
        (ei & l40) |
        (ki & ei & di & ci & !bi & !ai) | // K.28
        (ei & !di & ci & !bi & !ai) ;

  // pds16 indicates cases where d-1 is assumed + to get our encoded value
  wire pd1s6 = (ei & di & !ci & !bi & !ai) | (!ei & !l22 & !l31) ;
  // nds16 indicates cases where d-1 is assumed - to get our encoded value
  wire nd1s6 = ki | (ei & !l22 & !l13) | (

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