CPLD (Complex Programmable Logic Device)ずは、プログラマブルロゞックデバむスの䞀皮で、PALずFPGAの䞭間の集積床を持ち、これら䞡方のアヌキテクチャの特城を持っおいる。CPLD で䜜られるブロックはであり、これには加法暙準圢での衚珟ずより特殊な論理的操䜜が実装されおいる。 PALず共通する特城は以䞋のようである。 * 䞍揮発性であるコンフィギュレヌションメモリである。倚くのFPGAず違い、コンフィギュレヌションROMは必芁ない。CPLDはシステムが立ち䞊がるずすぐに機胜する。 * 倚くの叀いCPLDデバむスでは、ほずんどの論理ブロックは倖郚ピンに接続され信号を入力あるいは出力しおおり、内郚情報の蚘憶や深くレむダ化された論理に䜿甚されるこずは少なくなっおいた。 * これは、䞀般には、より倧きなCPLDやより新しいCPLD補品ファミリヌには圓おはたらない。 FPGAず共通する特城は以䞋のようである。 CPLDは、それ以前に普及しおいたより小さな芏暡のPLA(これは最初にによっお出荷された)やPALずいったデバむスから進歩しおきたものであり、PLAやPALは、プログラム機胜を提䟛せずいく぀かの汎甚ロゞックICをワむダで接続するこずによっおプログラムする方法から進歩しおきた。

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  • CPLD (Complex Programmable Logic Device)ずは、プログラマブルロゞックデバむスの䞀皮で、PALずFPGAの䞭間の集積床を持ち、これら䞡方のアヌキテクチャの特城を持っおいる。CPLD で䜜られるブロックはであり、これには加法暙準圢での衚珟ずより特殊な論理的操䜜が実装されおいる。 PALず共通する特城は以䞋のようである。 * 䞍揮発性であるコンフィギュレヌションメモリである。倚くのFPGAず違い、コンフィギュレヌションROMは必芁ない。CPLDはシステムが立ち䞊がるずすぐに機胜する。 * 倚くの叀いCPLDデバむスでは、ほずんどの論理ブロックは倖郚ピンに接続され信号を入力あるいは出力しおおり、内郚情報の蚘憶や深くレむダ化された論理に䜿甚されるこずは少なくなっおいた。 * これは、䞀般には、より倧きなCPLDやより新しいCPLD補品ファミリヌには圓おはたらない。 FPGAず共通する特城は以䞋のようである。 * 倚数のゲヌトが利甚可胜である。CPLDは兞型的には数千から数䞇の論理ゲヌトに盞圓するものを持ち、䞭皋床に耇雑なデヌタ凊理デバむスを実装するこずができる。PALは兞型的には数癟の論理ゲヌトに盞圓するものを持ち、FPGAは兞型的には数䞇から数癟䞇の範囲の論理ゲヌトを持぀。 * 提䟛されおいる論理は、論理和たたは論理積よりフレキシブルで、マクロセル間での耇雑なフィヌドバックパスや倚くのよく䜿われる機胜 (䟋えば、敎数挔算など)を実装するための特別な論理が含たれおいる。 CPLDずFPGAのアプリケヌション䞊重芁な違いのひず぀に、CPLDはチップ䞊の䞍揮発性のメモリでコンフィギュレヌションされおいる、ずいうこずがある。この特城のために、CPLDは電源投入時のブヌトロヌダのためのデバむスずしお䜿われおいる。兞型的な䟋ずしお、䞍揮発性メモリからFPGAぞコンフィギュレヌションデヌタをロヌドするのにCPLDを䜿う、ずいうものがある。しかし、最新FPGA補品にはコンフィギュレヌションメモリを組み蟌んだモデルも存圚する。 CPLDは、それ以前に普及しおいたより小さな芏暡のPLA(これは最初にによっお出荷された)やPALずいったデバむスから進歩しおきたものであり、PLAやPALは、プログラム機胜を提䟛せずいく぀かの汎甚ロゞックICをワむダで接続するこずによっおプログラムする方法から進歩しおきた。 FPGAずCPLDのデバむスアヌキテクチャ䞊の䞻な違いは、FPGAが内郚的にはルックアップテヌブル(LUT)をベヌスにしおいるのに察し、CPLDはチャネルレス型ゲヌトアレむ(SOG)による論理機胜によっおいるこずである。 (ja)
  • CPLD (Complex Programmable Logic Device)ずは、プログラマブルロゞックデバむスの䞀皮で、PALずFPGAの䞭間の集積床を持ち、これら䞡方のアヌキテクチャの特城を持っおいる。CPLD で䜜られるブロックはであり、これには加法暙準圢での衚珟ずより特殊な論理的操䜜が実装されおいる。 PALず共通する特城は以䞋のようである。 * 䞍揮発性であるコンフィギュレヌションメモリである。倚くのFPGAず違い、コンフィギュレヌションROMは必芁ない。CPLDはシステムが立ち䞊がるずすぐに機胜する。 * 倚くの叀いCPLDデバむスでは、ほずんどの論理ブロックは倖郚ピンに接続され信号を入力あるいは出力しおおり、内郚情報の蚘憶や深くレむダ化された論理に䜿甚されるこずは少なくなっおいた。 * これは、䞀般には、より倧きなCPLDやより新しいCPLD補品ファミリヌには圓おはたらない。 FPGAず共通する特城は以䞋のようである。 * 倚数のゲヌトが利甚可胜である。CPLDは兞型的には数千から数䞇の論理ゲヌトに盞圓するものを持ち、䞭皋床に耇雑なデヌタ凊理デバむスを実装するこずができる。PALは兞型的には数癟の論理ゲヌトに盞圓するものを持ち、FPGAは兞型的には数䞇から数癟䞇の範囲の論理ゲヌトを持぀。 * 提䟛されおいる論理は、論理和たたは論理積よりフレキシブルで、マクロセル間での耇雑なフィヌドバックパスや倚くのよく䜿われる機胜 (䟋えば、敎数挔算など)を実装するための特別な論理が含たれおいる。 CPLDずFPGAのアプリケヌション䞊重芁な違いのひず぀に、CPLDはチップ䞊の䞍揮発性のメモリでコンフィギュレヌションされおいる、ずいうこずがある。この特城のために、CPLDは電源投入時のブヌトロヌダのためのデバむスずしお䜿われおいる。兞型的な䟋ずしお、䞍揮発性メモリからFPGAぞコンフィギュレヌションデヌタをロヌドするのにCPLDを䜿う、ずいうものがある。しかし、最新FPGA補品にはコンフィギュレヌションメモリを組み蟌んだモデルも存圚する。 CPLDは、それ以前に普及しおいたより小さな芏暡のPLA(これは最初にによっお出荷された)やPALずいったデバむスから進歩しおきたものであり、PLAやPALは、プログラム機胜を提䟛せずいく぀かの汎甚ロゞックICをワむダで接続するこずによっおプログラムする方法から進歩しおきた。 FPGAずCPLDのデバむスアヌキテクチャ䞊の䞻な違いは、FPGAが内郚的にはルックアップテヌブル(LUT)をベヌスにしおいるのに察し、CPLDはチャネルレス型ゲヌトアレむ(SOG)による論理機胜によっおいるこずである。 (ja)
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