[小梅哥FPGA] 如何通过动态重配置实现FPGA时钟的实时频率/相位/占空比调整？

案例说明

       xilinx的7系列FPGA中，提供有高性能的时钟管理单元（CMT），每个CMT中都包含有一个PLL和MMCM。PLL和MMCM是实际存在的硬件电路，用以对输入时钟的负面变化，如抖动、频率变化、相位偏移、占空比失真等进行处理。用户可以通过配置clocking wizard核来控制PLL/MMCM电路，以使其基于输入时钟产生在频率、相位、占空比等方面符合要求的新时钟。clocking wizard核的配置方式有两种，一种是最直观的GUI界面配置，另一种则是本帖要讲的动态重配置。

操作步骤说明

PLL/MMCM的动态重配置需要在GUI界面中勾选Dynamic Reconfig选项，然而该选项只能对时钟频率进行配置，用户如果想要配置相位和占空比，还需要勾选Phase Duty Cycle Config或者Dynamic Phase Shift。勾选Dynamic Phase Shift的情况下，IP核会多出四个引脚，功能如下：