静态时序分析

1.什么是静态时序分析

静态时序分析是以一种非动态仿真的方式,来判断同步电路是否满足时序约束/建立和保持时间。有以下几个特点:

  • 不需要产生激励向量;
  • 只能验证各级触发器是否满足时序要求(能否被安全采样),而不能看逻辑功能是否实现;
  • 分析速度远远大于动态仿真(后仿真);
  • 只能分析同步电路而不支持异步电路分析。而对动态仿真而言,只要设计好激励向量,测试用例,电路功能、时序就可以被验证,而与是否同步无关;
  • 动态仿真不可能完整覆盖到所有功能点,因此对于没有覆盖到的功能,就需要使用静态时序分析的方法来保证触发器可以被安全采样,较大程度上保证功能可以实现。两者呈现互补关系。
  • 理论上,若动态仿真覆盖到了所有功能,并且功能都正常,那么电路中的触发器必然可以正常工作,因此静态时序分析可以不做。

2.时序分析如何工作

  • 静态时序分析输入为:综合后的网表/用户时序约束(.SDC文件)/基于工艺库的时序模型/技术参数/用户命令;输出为各种时序报告。
    在这里插入图片描述
    主要经过以下三个步骤(下面的Tx代表椭圆组合逻辑延时,Tclk代表时钟周期,未考虑时钟偏斜):
  • 1.
静态时序分析Static Timing Analysis1——STA概述、标准工艺库、时钟、IO约束的建立 简要介绍STA和标准工艺库内容,对时钟,IO等进行约束的指令介绍,PVT 阅读详情

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Arist9612
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