【调试记录】vitis下的Microblaze

xilinx ps-pl间的共享中断如何使用 首先环境介绍: Zynq UltraScale+ 参考文档 ug1085-zynq-ultrascale-trm.pdf 需求:使用pl提供使能中断寄存器regEn,通过控制regEN使PL端发送中断,PS接收中断并在用户态处理中断; 分析: 1、处理中断实在PS端并且在用户态;那就涉及内核通知用户的机制,只有异步通知,通过信号来做比较合理; 2、PS使用PL属于内部中断 至于有哪些中断类型参考: ug1085-zynq-ultrascale-trm.pdf 第13节 下载地址 3... 阅读详情

本文用于记录vivado2020.2下的microblaze调试,不定期更新。

问题和解决方案


问题描述:使用Vitis IDE时,创建并build自带freeRTOS模板例程失败
详细描述:在block design中创建了microblaze、mig、timer、uart、ledgpio,使用中断。在vitis中尝试standalone的helloworld和memorytest模板成功。创建freeRTOS的helloworld模板例程后,build工程失败。
开发环境:vivado2020.2
报错内容:

Description Resource Path Location Type ‘XPAR_INTC_0_TMRCTR_0_VEC_ID’ undeclared (first use in this function) BD_RGMII_wrapper line 176 C/C++ Problem

问题分析:从’XPAR_INTC_0_TMRCTR_0_VEC_ID’这段名字来看,大概是timer模块的中断id。那么这段话就是说,我的BD_RGMII_wrapper硬件描述文件没有定义这个中断id。在nios中需要对外设中断分配interrupt id,但在block design中我仅仅对中断进行了连接,并没有涉及到中断分配的操作,猜想应该是工具自动分配了。再回来看diagram,这里axi_intc的interrupt连接到xlconcat,xlconcat的输入端在之前被我配置成了5个,但我只连接了timer和uart两个。
解决方案:修改xlconcat输入端口,不要保留没有连接的端口。


问题描述:使用Vitis IDE运行freeRTOS模板例程无现象
详细描述:在block design中创建了microblaze、mig、timer、uart、ledgpio,使用中断。在vitis中创建freeRTOS的helloworld例程。launch到开发板上无串口数据打印。
开发环境:vivado20

构建最简单的MicroBlaze 新建完工程,建立一个顶层设计文件top.v 通过块设计,可视连线会简化操作,只需要关注重要的部分即可。新建一个块设计文件 添加IP: 双击导入 双击配置Microblaze: 使用32位即可,调试接口必须勾选,不然无法通过调试器下载代码: 浮点单元可以不用配置,一般控制用,不做浮点运算 执行块自动化 配置AXI总线 根据刚才配置自动加入了: 因为我们外部是50M有源晶振,所以双击Clocking Wizard修... 阅读详情

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