【DRAM存储器六十七】DDR5介绍--训练相关之write leveling

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参考资料：《JESD79-5》 

目录

Write Leveling Mode Registers

External Write Leveling Training Operation

Write Leveling Internal Cycle Alignment Operation

        由于flyby拓扑的引入，到每个颗粒的CK与DQS的延时是不一样的，而读写命令的延时WL和RL均是以CK为同步单位，故此每个颗粒都要做CK与DQS的对齐同步。同时DDR5还考虑了颗粒内部CK与DQS的延时也不一样，增加了颗粒内部的延时训练，所以DDR5的write leveling包括External Write Leveling Training（解决主板走线延时偏差）、internal Write Leveling Training（解决颗粒内部走线延时偏差）。

Write Leveling Mode Registers

        与write leveling相关的寄存器为MR2和MR3。进入write leveling模式需将MR2 bit1写1，要使能颗粒内部写时序训练则还需将MR2 bit7写1。MR3的高低两个半字节分别作用于X16的高低两个8bit，X4、X8颗粒则只需使用MR3 bit[0:3]。

        MR2：</