STA | 4. Latch应用总结！附Time Borrowing，Lockup，Clock Gating Check概念解析

静态时序分析(STA)相关概念

launch edge：是源寄存器发送数据的时钟沿，是时序分析的起点。 latch edge：是目的寄存器捕获数据的时钟沿，是时序分析的终点。 Data Arrival Time：从launch edge开始，data实际到达Reg2 D端的时间。 Data Arrival Time = Tclk1 + Tco + Tdata + launch edge Tclk1：时钟生成器生成的时钟信号到达reg1时钟输入端的时间延迟。 Tco：reg...

STA - 不同时钟域之间插入latch，fix hold违例

如图所示，数据由寄存器 F1 发出，寄存器 F3 捕获，完成CTS之后，由于clock skew原因，F1 到 F3 的hold，较难满足。 在F1与F3之间插入一个latch，latch的时钟接start point时钟，即CLK1。 latch为高电平透明，低电平锁存。则F1-F3的path分成两段。setup检查可以分两段检查，也可以是一段检查（latch作为组合逻辑看待）。hold检查只能分成两段检查。这样F1->L2的hold检查：在L2的close edge沿检查hold，因为是同

为什么reg2cgate的setup难以满足？

从图上我们可以看出，clock gate的clock latency是delay1，reg1的clock latency是delay1+delay2，可以明显的看出，reg2cgate的setup，其launch clock path delay天生是要比capture clock path delay要多delay2的，因此其setup相对于reg2reg是不好满足的。因此，在数字后端脚本、flow上比较擅长，大家如果有相关的问题，可以提供答疑咨询服务。因此，能够让我们去处理的就是delay2的值。

Lockup latch的用法，看这个就够了

Lockup latch的用法，看这个就够了！ 本公众号秉承 “越分享越有价值，越分享越幸运” 的理念，致力于数字 IC 后端实现方面（涉及逻辑综合，布局布线，静态时序分析，物理验证等）的技术经验交流和分享。目前短期计划是每周更新两篇技术干货分享，年度目标是实现 2018 年度发表 100 + 篇技术原创文章。 同时，小编也开通了知识星球，满足部分粉丝特别的需求（比如平时技术上或者职业规划等方面有比较多的困惑）。欢迎有兴趣的朋友加入。另外明天星球上会发布高性能 CPU 模块的设计实现教程。 吾爱 IC 社区

lockup latch & clock gating cell

Latch功能 Latch的电路结构如下图： Latch电路结构 当 E = 1 时，latch直传（transparent），D端信号的变化会即时反应在Q端； 当 E = 0 时，latch关断（closed），Q端保持关断瞬间D端的值。 设计中使用Latch的好处是，相比寄存器的面积更小，功耗更低，可以从后级电路进行time borrowing，更容易满足setup time，然而坏处是ST...

解决建立时间与保持时间不满足的问题

文章目录基本概念建立时间和保持时间的检查解决建立时间和保持时间不满足的情况1.建立时间不满足2.保持时间不满足 基本概念 建立时间：即setup time，时钟上升沿之前数据要保持稳定的时间。 保持时间：即hold time，时钟上升沿之后数据要保持稳定的时间。 裕量：即Time Slack，如果数据到来的时间点早于建立时间要求的时间点，那么这个时间差称为建立时间的裕量；同理数据变化的点晚于保持时间要求的时间点，那么这个时间差称为保持时间的裕量。裕量≥0，表明数据是可以安全传输的。 建立时间和保持时间

STA(静态时序分析)总结

STA（Static Timing Analysis，即静态时序分析）在实际FPGA设计过程中的重要性是不言而喻的，其作用是： 1、帮助分析和验证一个FPGA设计的时序是否符合要求； 2、指导fitter（布线综合器）布局布线出符合要求的结果； 简单地说，静态时序分析（STA）告诉我们电路的实际表现如何，而提供约束（SDC文件，即上面的要求）来告诉分析工具我们希望电路的表现应该是怎样。Quartus II自带的STA工具TimeQuest TA在整个FPGA设计过程中的使用流程如下图所示： 简

锁定锁存器 | 原理 / 应用 / 时序

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STA学习笔记

一、时序路径 在一个时序逻辑和组合逻辑组成的电路中对于时序路径一共有4种 1.输入input →D触发器的D端 2.输入input →到输出output 3.clk → 到D触发器的D端 4.clk → 到输出output 二、STA中的三种PVT类型 1.fast 2. slow 3. typ 其中对应ss表示最坏延迟即：Vmin + Tmax 状态 此时检查 Tsetup是否能够满足。 而对于ff表示速度最快即延迟最小：Vmax + Tmin 状态 此时检查 Thold 是否能够满足时序要

【STA】Latch时序分析

lauch时钟的数据最后一次能维持的沿 -----> capture时钟可能的最晚采样这次数据的沿（对latch来说“通”半个周期）lauch时钟的数据第一次跳变的沿 -----> capture时钟可能的最快采样这次数据的沿。

icc2/innovus关于reg2icg的较详细的解决方案（二）

本文针对reg2icg路径的setup违例问题，系统分析了五种优化方法：1）设置clock latency预估时钟树变化；2）保留clock gating check约束；3）place阶段预做时钟树模拟；4）启用ICG专用优化选项；5）综合应用前三种方法。通过同一条路径的对比实验显示：预做tree可缩短物理距离但data路径仍长，ICG选项优化data路径效果显著，设置latency则能均衡优化launch/capture路径。文中提出将三种方法结合使用的设想，并将在后续验证其综合效果。文章从理论分析到实

Latch使用总结（自用）

文献《IC芯片设计中的静态时序分析实践》（Static Timing Analysis for Nanometer Designs:A Practical Approach）10.2小节很好的解释了latch的time borrowing特性，图 2中ULAT1是高电平敏感的锁存器，UFF2是上升沿有效的D触发器。第一种电路消耗的Cell数会更多，Mux的En信号会控制多个bit，即Q的位宽大小的信号，但是时钟门控的En只会控制单个bit，即时钟。图 5使用ICG作时钟的gating，无毛刺产生。

低功耗之门控时钟设计

clock gating和power gating是降低芯片功耗的常用手段，相比power gating设计，clock gating的设计和实现更为简单，多在微架构、RTL coding阶段即可充分考虑，在综合时(compile_ultra -gate_clock)即可自动mapping到clock gating结构上去。本文先讲解clock gating，ICG的基本结构如下图所示： 门控时钟电路有效的降低了动态功耗，因为其减少了时钟树的翻转行为、减少了寄存器clock pin的翻转行为、减少了大

时序分析——Latch timing

聊一聊Lockup Latch Latch | Time Borrowing Lockup latch – principle, application and timing

icc2 /innovus关于reg2icg的较详细的解决方案（一）

icc/innovus 针对解决时序问题reg2icg所产生的setup violation，本文提出分析原因以及从原理上提出解决方案，针对于数字后端实战，还是挺有用的。

关于clock gating的 set_clock_gating_check

在CTS和routing之后会出现 clock gating 的timing violation,有两个命令：set_clock_gating_checkremove_clock_gating_check 这两个命令，在ICC中怎样用? 在place之前set_clock_gating_check ，在CTS之后remove_clock_gating_check。 具体原理是什么? http://ee.mweda.com/ask/338441.html CTS之前设clock gating...

latch&timeborrowing&Lookup latch

原创文章 latch(锁存器),电路图结构如下 当 E = 1 时，latch直传（transparent），D端信号的变化会即时反应在Q端； 当 E = 0 时，latch关断（closed），Q端保持关断瞬间D端的值。 设计中使用Latch的好处是，相比寄存器的面积更小，功耗更低，可以从后级电路进行time borrowing，更容易满足setup time，然而坏处是STA分析不会那么直接，下面我们就看看引入了Latch的Timing Path如何分析。 Timing borrowing 由于锁