[DCDC]多相BUCK/BOOST电源技术深度解析：AI算力背后的“硬”核支撑

摘要

当你每次向DeepSeek或ChatGPT提问时，背后调动的是数以万计的GPU和庞大的数据中心电力网络。AI的算力瓶颈，本质上是能源与供电的瓶颈。本文基于电力电子专家的技术讲座，深入剖析多相BUCK/BOOST电源变换技术——这项支撑着CPU、GPU等大算力芯片稳定运行的“幕后技术”。从数据中心机架配电架构到芯片级的电压调整模块（VRM），从DRMOS集成方案到多相交错并联、耦合电感与跨电感调节器，本文将系统梳理大电流、高功率密度供电系统的设计逻辑与技术取舍，帮助读者理解AI时代“电”与“算”之间的深层关联。

关键词

多相BUCK，多相BOOST，DRMOS，AI供电，数据中心，VRM电压调整模块，耦合电感，交错并联，电源完整性，大电流供电

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目录

• 一、AI的尽头是能源：算力背后的供电困局
• 二、从机架到芯片：数据中心供电架构的演变
• 三、DRMOS：把驱动和功率管“焊”在一起
• 四、多相交错并联BUCK：分而治之的供电哲学
  • 4.1 为什么需要多相？
  • 4.2 交错工作的原理与纹波抵消
  • 4.3 占空比的选择：零纹波点的奥秘
  • 4.4 电感方案的三种路线：分立、耦合与跨电感调节器
  • 4.5 非理想参数的影响：世界上没有两个完全一样的电感
• 五、多相交错并联BOOST：前端的功率倍增器
• 六、总结：没有“万能药”，只有“选择题”

一、AI的尽头是能源：算力背后的供电困局

AI很火，但AI的尽头是什么？是能源。

我们每次使用大模型服务，表面上看只是在电脑或手机上输入几个问题，但背后调动的是庞大的数据中心集群。每一次所谓的AI搜索、图片生成或视频生成，所消耗的电量远比我们想象的要恐怖。当数以亿计的用户同时使用，服务器端所需要的电力是相当惊人的。业内甚至有观点认为，AI发展的最终瓶颈可能不在算法，而在能源和供电。

这个判断并非危言耸听。以英伟达的GPU发展路径为例，从GT200时代开始，单颗芯片的功耗需求就在持续攀升。英伟达B200单卡功耗已突破1000W，GB200系统每个Superchip达到1200W，GB300 Blackwell Ultra达到1400W。而根据英伟达的公开路线图，预计2026年下半年发布的Rubin架构将迅速增长至2300W，2027年将进一步达到3600W，新一代产品功耗将超过4000W。从2020年到2026年，主流GPU功耗从数百瓦快速攀升至2000W以上。

更宏观地看，AI训练集群规模扩展至万卡级别后，数据中心机柜功率密度正从传统的5kW-10kW跃升至30kW-50kW甚至更高。单机架功耗区间未来将拉高至600千瓦至1兆瓦。

单颗芯片的功耗相当于一台家用空调，全部集中在一张银行卡大小的芯片上。这种功率密度对供电系统提出了前所未有的挑战。

二、从机架到芯片：数据中心供电架构的演变

要理解芯片供电，首先要看电是怎么从电网“流”到芯片的。

传统的数据中心采用交流机架配电架构：中高压电经过变压器降压，通过UPS（不间断电源），再经过PDU（电源分配单元）分配到各个机架。这种架构每一级都有损耗，整个传输链路上的损耗相当可观。

目前业界正在推进的OCP（开放计算项目）Open Rack v3（ORv3）标准，旨在支持更高功率密度，并在灵活、可扩展的机架中实现液冷等先进功能。在ORv3架构中引入碳化硅（SiC）器件，能大幅提升效率、功率密度与散热效能。与以往各个机架独立运行不同，新的架构将冷却液分配单元（CDU）、电源分配单元（PDU）和IT机架整合为一个整体单元。

从电压层面来看，数据中心供电正在从传统的12V母线向48V母线架构迁移。48V母线相比12V母线能显著降低母线上的导通损耗，大幅提升前级AC-DC的转换效率。同时，英伟达等公司还在推动800V高压直流（HVDC）架构，进一步降低远距离传输损耗。

但电压升高也带来了新的问题：48V到芯片核心电压（0.8V-1.8V）的降压比高达60倍。这么大的降压比，对电压调整模块（VRM）提出了极高的要求。

目前主流的VRM方案分为两大类：

• 电感方案：包括传统的BUCK变换器、耦合电感方案、变压器隔离方案等。优点是技术成熟、可实现隔离，缺点是磁性元件体积大、设计复杂。
• 电容方案：包括开关电容、谐振开关电容、复合开关电容等。优点是功率密度高、动态响应快（没有电感的滞后效应），缺点是对寄生参数敏感。

在实际工业落地中，多相BUCK架构是最为广泛采用的技术路线。

三、DRMOS：把驱动和功率管“焊”在一起

在深入多相BUCK之前，必须先了解一个关键器件——DRMOS。

DRMOS是“Driver + MOSFET”的缩写，由英特尔在2004年首次提出。当时英特尔制定DrMOS 1.0规范，将驱动电路与两组MOSFET晶体管整合成单一电源管理芯片，操作频率可达1MHz，多相位串接时最大输出电流可高达150安培。

为什么要做这种集成？

传统的供电设计将上下行MOSFET和驱动IC单独放置，不仅浪费空间，而且驱动电路到MOS管的走线距离较长，会带来寄生参数和电磁干扰问题。DRMOS通过将驱动器和MOS管集成在同一个封装中，缩短了控制路径，减小了寄生参数的影响。三合一封装的DRMOS面积只有分离MOSFET的1/4，功率密度却是分离MOSFET的3倍。

DRMOS的发展经历了几个阶段：

• 2004年：英特尔发布DrMOS 1.0规范，定义8×8mm封装
• 2017年：第三版规范提出QFN 6×6mm封装、40引脚，这一版本得到了广泛认可和采用

今天的DRMOS已经做到5×5mm、4×4mm甚至更小，而输出电流能力却越来越大。在AI大算力场景下，DRMOS的优势尤为明显：

1. 设计简洁：在寸土寸金的PCB板上，不需要单独摆放驱动IC、高侧MOS、低侧MOS，一个DRMOS器件全部搞定
2. 性能优越：集成的驱动和MOS管经过高度匹配优化，可实现更优的开关性能，频率可跑到850kHz甚至更高
3. 散热更好：更少的器件意味着更小的损耗功率和热量产生，散热需求降低

在实际主板应用中，你可以看到一排整齐的DRMOS器件搭配电感和电容，整个供电区域非常简洁。从2相到4相、6相、8相、12相，甚至36相，只需要不断堆叠DRMOS即可。

以ADI的LTC7050为例，它是一个8相的降压电源管理系统，输入7V-14V，默认1V输出（可低至0.35V-1.8V），最大可输出400A电流。它内部集成了ADI的Silent Switcher技术，通过对称的芯片内部架构设计消除电磁场干扰，进一步降低了EMI。

四、多相交错并联BUCK：分而治之的供电哲学

4.1 为什么需要多相？

单个BUCK变换器能输出多大电流？受限于单个器件的电流能力和散热能力，通常很难做到很大。当GPU需要几百甚至上千安的电流时，唯一的办法就是多相并联——把多个BUCK变换器并联起来，每一相承担一部分电流。

这就像“韩信点兵，多多益善”。1,000A的电流，分成10相，每相只要承担100A，器件的选择难度和散热压力都大幅降低。

多相交错并联的核心思想是：分而治之，交错抵消。

4.2 交错工作的原理与纹波抵消

所谓“交错”，就是让每一相的开关时刻错开一定角度。如果有n相，每一相的触发脉冲就错开360°/n。比如三相BUCK，三组功率管分别在0°、120°、240°的时刻导通。

这样做的好处是什么？

输出纹波大幅减小。每一相的电感电流波形叠加在一起后，由于相位错开，纹波的峰峰值被相互抵消。从波形上看，单相电感电流的纹波可能很大，但多相叠加后的总电流纹波却小得多。

从频率角度看，n相交错并联系统的等效工作频率是单相变换器工作频率的n倍。这意味着在不提高开关频率（也就不会增加开关损耗）的情况下，获得了更高的等效频率，从而可以使用更小的输出滤波电容和电感。

多相交错并联的优点可以总结为：

• 减少输出纹波
• 分担负载电流和散热
• 提高带载能力
• 减小输入输出电容尺寸
• 改善环路动态响应
• 宽负载范围内保持高效率

4.3 占空比的选择：零纹波点的奥秘

多相交错并联虽然好，但占空比的选择大有讲究。

理论上，多相交错并联BUCK的输出电流纹波与占空比之间存在特定的函数关系。当相数n为偶数时，在占空比D=0.5处，输出电流纹波可以做到理论上的零。

这也是为什么很多多相VRM设计会选择将占空比设计在50%附近——在这个点，交错带来的纹波抵消效果最为彻底。

当然，实际工程中不可能做到绝对的零纹波，但这个理论分析为设计提供了重要的参考方向。

4.4 电感方案的三种路线：分立、耦合与跨电感调节器

在多相BUCK中，电感的选择是核心设计决策之一。目前主要有三种方案：

（1）分立电感

每一相使用独立的电感，这是最传统的方式。优点是设计简单、各相独立性强；缺点是瞬态响应较慢，且每个电感都要占用PCB面积。

（2）耦合电感

将多个电感绕组集成在同一磁芯上。相比分立电感，耦合电感能有效减小纹波电流、提高瞬态响应速度，并缩小PCB面积。在稳态时，耦合电感的等效电感比标称感值小，有利于减小输出电压纹波；在负载动态变化时，等效电感又比标称感值大，能抑制电流过冲。

实际测试表明，在相同条件下（相同电路板、相同输出电容、相同负载阶跃240A、相同频率600kHz），采用耦合电感的方案瞬态过冲/下冲幅值约为81.2mV，而采用分立电感的方案则达到约100mV。耦合电感在动态响应上的优势相当明显。

（3）跨电感调节器（TLVR）

这是近年来研究较多的一种方案，可以看作是分立电感和耦合电感的融合。它在每个相位增加一个辅助绕组，各辅助绕组之间串联连接，再通过一个调节电感（Lc）连接到一起。

TLVR的主要优势是瞬态性能极其优异——它不是为了抵消稳态纹波，而是为了追求极致的动态响应速度。但代价也很明显：电流纹波高于分立电感方案，效率会受影响；串联的次级绕组存在高压问题，在某些极端情况下电压可能达到100多伏甚至更高。

没有哪一种方案是完美的。设计者必须在稳态纹波、瞬态响应、效率、成本和体积之间做出取舍。

4.5 非理想参数的影响：世界上没有两个完全一样的电感

理论上，多相交错并联的分析都基于一个假设：各相参数完全一致。但现实世界中，世界上没有两个完全一样的元器件。

电感的容差通常是±10%甚至±20%。仿真显示，当两个电感分别取11μH和9μH（相差约10%）时，两相的电流波形就不再对称。这种不平衡会影响均流效果，进而影响热分布和系统可靠性。

因此在实际设计中，除了要选择合适的拓扑和控制策略，还要充分考虑元器件容差带来的影响，必要时通过电流检测和均流控制来补偿参数偏差。

五、多相交错并联BOOST：前端的功率倍增器

多相交错并联的思想不仅适用于BUCK（降压），同样适用于BOOST（升压）。

在AC-DC前端电源中，比如PFC（功率因数校正）电路、服务器电源、充电桩OBC（车载充电器）等场合，交错并联BOOST被广泛应用。它的核心逻辑与交错BUCK一致：将一个大电源分成多个小电源，按一定相位差工作，从而提高等效工作频率、减小纹波、分散热应力。

在几千瓦到几十千瓦的功率等级中，交错BOOST的优势尤为突出。它不仅可以扩充容量（单个通道的器件电流能力有限），还能有效降低EMI滤波器的尺寸、减小PFC电感的体积，从而提升整体功率密度。

无论是BUCK还是BOOST，多相交错技术的本质都是用“并联”化解“单体极限”——单颗器件做不到的电流，多颗器件一起做；单颗器件散不掉的熱，多颗器件一起散。

六、总结：没有“万能药”，只有“选择题”

回顾全文，我们可以看到：

AI推动算力，算力倒逼供电。 从几百瓦到几千瓦的单芯片功耗，从5kW到1MW的单机架功率，供电系统正在经历从架构到器件、从拓扑到控制的全面升级。

多相交错并联是应对大电流挑战的核心方法论。 无论是BUCK还是BOOST，无论是分立电感、耦合电感还是跨电感调节器，都是在这一方法论下的不同技术路线。

没有放之四海而皆准的“最佳方案”。 耦合电感纹波小、瞬态好，但设计复杂；TLVR瞬态极致，但有高压风险；分立电感简单可靠，但瞬态慢、占面积。工程师需要根据具体的应用场景——功率等级、体积限制、成本预算、动态要求——做出最适合的选择。

正如讲座中所总结的：耦合电感、分立电感、跨电感调节器，没有哪一个能够解决所有问题。电源设计的艺术，不在于找到“万能药”，而在于做好每一道“选择题”。

本文内容整理自电力电子技术讲座，结合行业最新数据进行补充。文中涉及的具体器件参数和测试数据均来源于公开技术资料。